В.Ф. Жирков, И.Д. Маслов
8
При выборе элементной базы вычислительных устройств обычно
учитывают такие критерии отбора, как быстродействие, схемотехни-
ческие и конструктивные параметры ИС, стоимость.
Высокие эксплуатационные параметры можно ожидать, если реали-
зовать преобразователи многоразрядных чисел на отдельных програм-
мируемых логических интегральных схемах (ПЛИС) или на ПЛИС в
составе вычислительного устройства, занимая часть ресурсов ПЛИС.
Большими функциональными возможностями обладают ПЛИС
фирмы Xilinx типа FPGA (Field Programmable Gate Array — програм-
мируемый пользователем массив вентилей) семейств Spartan, Spartan-
XL, Spartan-II, Spartan-III, Spartan-VI, Virtex-VI и др.
Для построения многоразрядных преобразователей требуется
большое число ЭП, реализующих функции алгебры логики (ФАЛ)
четырех и большего числа переменных.
Одним из основных блоков ПЛИС типа FPGA является CLB —
Configurable Logic Block (конфигурируемый логический блок (КЛБ)).
CLB предназначены для реализации произвольных ФАЛ многих
переменных. Все CLB одинаковы и включают комбинационную логику,
элементы памяти — триггеры — и функциональные узлы внутренней
коммутации — мультиплексоры. Время задержки распространения сиг-
нала через CLB не зависит от реализуемой ФАЛ, а определяется време-
нем прохождения сигналов через все логические цепи.
Основной функциональной частью СLB является логическая
ячейка, состоящая из табличного преобразователя (LUT-LOOK-Up
Tables), схемы ускоренного переноса и триггера.
Каждый CLB ПЛИС семейств Spartan-II и Spartan-III, Virtex-Е со-
держит 4 логические ячейки, объединенные попарно в две секции
(Slise). Поэтому в пределах одного CLB, используя мультиплексоры,
можно реализовать любую ФАЛ до шести переменных.
В CLB ПЛИС семейств Spartan-VI и Virtex-VI табличные преоб-
разователи LUT имеют 6 входов и могут реализовать произвольную
ФАЛ шести переменных. В пределах одного CLB можно реализовать
любую ФАЛ до восьми переменных.
Функциональные ресурсы ПЛИС характеризуются, в частности,
числом CLB и для разных семейств составляют величину от сотни до
десятков тысяч.
В ПЛИС архитектуры FPGA фирмы Altera генерация ФАЛ вы-
полняется также табличными преобразователями LUT. Например,
ПЛИС семейств FLEX6000, FLEX8000, FLEX10к и другие содержат
4-входовые LUT.
И с учетом функционально-логических ресурсов ПЛИС фирмы
Xilinx, был реализован ЭП с семью входами и семью выходами (ЭП-
7), заменяющий четыре ЭП-4. На рис. 4 показано объединение четы-
рех ЭП-4 и УГО ЭП-7 соответственно.
