А.Ю. Попов
10
рева — 8; количество вершин на одном уровне
Каталога
— 8; ло-
кальная память — DDR 256 Мб; ширина шины памяти — 64 бит; ча-
стота шины памяти — 100 МГц; частота СП — 100 МГц, ПЛИС
FPGA Virtex II Pro.
Рис. 4.
Экспериментальное исследование временной сложности операции
Удаление
Рис. 5.
Экспериментальное исследование временной сложности операции
Поиск
С целью выявления эффективности алгоритмов управления СП
была разработана программная реализация
B
+ дерева и проведены
эксперименты на трех ЭВМ с различной конфигурацией. Для сравне-
ния результатов измерений программной и аппаратной реализации
потребовалось обеспечить схожие условия проведения эксперимен-
тов. В частности, объем доступной оперативной памяти на ЭВМ № 1
